Sistemes Integrats per a Processament Digital de Senyal
Codi: 45644Crèdits: 6
| Titulació | Tipus | Curs |
|---|---|---|
| Enginyeria de Telecomunicació | OB | 1 |
Professor/a de contacte
- Nom :
- Jordi Carrabina Bordoll
- Correu electrònic :
- jordi.carrabina@uab.cat
Equip docent
- Waldo Nogueira Vazquez
- Albert Alvarez Carulla
- Stepan Sutula Grinchenko
Idiomes dels grups
Podeu consultar aquesta informació al final del document.
Prerequisits
Es requereixen coneixements elementals previs sobre SystemVerilog (evolució de Verilog) com a Llenguatge de descripció de Hardware. Per a aquells estudiants que no tinguin aquestes competències mínimes, oferirem sessions complementàries prèvies a l'inici del curs, ja sigui presencial (a programar) o on-line (per exemple, part de https://www.cadence.com/en_US/home/training/all-courses/82143.html).
Es recomanen coneixements sobre les següents matèries:
Processament digital de senyal
Disseny de Sistemes Electrònics
Sistemes i aplicacions electròniques
Objectius
L'objectiu principal d’aquesta assignatura és aprendre, entendre i ser capaç de dissenyar sistemes electrònics digitals per al processament digital de senyal, amb un enfocament als sistemes integrats. Aquests sistemes estan formats per mòduls digitals que gestionen la computació i la comunicació. Aquest curs intenta abordar els 3 nivells principals de disseny: (1) nivell de sistema (aplicació); (2) especificació, modelització i verificació mitjançant llenguatges de descripció de hardware (HDL); i (3) implementació física en plataformes HW (FPGAs) i nodes de tecnologia avançada (ASICs).
Cada nivell comptarà amb un professor experimentat diferent. El curs es basa en arquitectures comunes de processament digital de senyals que utilitzen una aplicació en acústica, processament de veu i dispositius auditius per demostrar el flux de disseny digital des de l'aplicació a la implementació. Per a aquest propòsit, s'adoptaran diferents metodologies de disseny de nivell industrial per a cada nivell d'abstracció (nivell de sistema, nivell lògic, nivell físic). El SystemVerilog HDL s'utilitzarà per prototipar aquests sistemes als laboratoris sobre plaques electròniques amb dispositius FPGA reconfigurables per a la seva implementació en temps real.
Resultats d'aprenentatge
- (CA12) Valorar correctament les eines de disseny HW utilitzant llenguatges de descripció de maquinari, i valorar les de SW necessàries per a implementar algoritmes de processament digital en plataformes microelectròniques, com els dispositius lògics programables (FPGA, eFPGA, CPLD).
- (CA13) Examinar els requeriments de nivell de sistema (funcionals i de presentacions de cost, velocitat i energia) en la cadena d'implementació d'algoritmes de processament digital de senyal i aplicar tècniques per corregir desviacions no desitjades.
- (CA14) Fer servir coneixements de processament digital de senyal en tecnologies i solucions microelectròniques comercials en diferents àmbits d’aplicacions com la telemedicina, la bioenginyeria i la robòtica en àmbits professionals i acadèmics.
- (CA15) Crear algoritmes avançats de processament digital de senyal amb metodologies i eines actuals en entorns multidisciplinaris.
- (KA13) Descriure el funcionament i l’organització dels components de maquinari, programari intermediari i aplicacions de processament digital de senyal.
- (KA14) Identificar aplicacions basades en el processament de senyals multimèdia i els models de negoci associats.
- (KA15) Relacionar coneixements avançats per desenvolupar idees originals en la resolució de problemes de processament digital de senyals.
- (SA20) Aplicar mètodes de processament de senyals mitjançant models i llenguatges de descripció de maquinari (HDL) per a implementar-los digital en els diferents nivells d'abstracció: sistema, implementació modular i físic.
- (SA21) Dissenyar els components maquinari (HW) i programari (SW) de circuits integrats systems-on-a-chip (SoC) per a implementar-los en les tecnologies microelectròniques actuals.
- (SA22) Modelar sistemes digitals complexos amb eines i fluxos de disseny tenint en compte les restriccions funcionals i de prestacions del sistema.
Continguts
0. Introducció al Disseny de Sistemes Integrats per al Processament Digital
Metodologies de disseny de chips per a ASICs i FPGAs
Fonaments del Processament Digital del Senyal (Quantització, Mostreig, Transformada Z, Disseny de Filtres, Transformada Digital de Fourier)
1. Processament digital del senyal d'alt nivell I l’adaptació per a la seva integració
Introducció a l'Acústica, a l'Àudio Espacial, als sons de la parla i al processament de la parla
Models de filtre d'origen i Codificació de veu
Conversió de freqüència de mostreig asíncrona (ASRC) i Processament de baixa latència en temps real (buffers circulars)
Optimització d'algorismes (Transformada Ràpida de Fourier – Algorismes de Radix)
Algorismes de conversió de coma flotant a coma fixa
2. Metodologies de disseny de sistemes en un xip
Disseny digital modular: Components virtuals (IP) i la seva connectivitat
SystemVerilog per a modelització i síntesi HDL
Tècniques de verificació: simulació HDL, anàlisi temporal, Hardware-in-the-loop (HIL), cosimulació HW/SW.
3. Implementació en sistemes integrats
Estructura dels chips: ASIC & FPGAs
Power Performance Analysis (PPA): àrea, velocitat i energia
Gestió del rellotge i l'energia
Prototipatge i industrialització
Laboratoris: Processament Digital del Senyal d’àudio en Temps Real sobre FPGA
Activitats formatives i Metodologia
| Títol | Hores | ECTS | Resultats d'aprenentatge |
|---|---|---|---|
| Tipus: Autònoma | |||
| Estudi | 56 | 2,24 | CA12, CA13, CA14, CA15, KA13, KA14, KA15, SA20, SA21, SA22 |
| Preparació i report d'activitats de laboratori | 30 | 1,2 | CA12, CA15, KA13, KA15, SA20, SA21, SA22 |
| Tipus: Dirigida | |||
| Clases magistrals | 30 | 1,2 | CA12, CA13, CA14, CA15, KA13, KA14, KA15, SA21, SA22 |
| Sessions de Laboratori | 15 | 0,6 | CA12, CA13, CA14, CA15, KA15, SA20, SA21, SA22 |
| Tipus: Supervisada | |||
| Realització de Treballs Temàtics (Individuals) | 15 | 0,6 | CA12, CA13, CA14, KA13, KA15, SA20 |
El curs està principalment guiat per les classes magistrals dels professors de l'assignatura que utilitzaran intensivament el material docent (presentacions, documents, enllaços, eines i altres recursos) que estaran disponibles a través del campus virtual de la UAB (https://cv.uab.cat). Es realitzaran exercicis individuals (amb entregues al campus virtual) de temes específics. D’acord amb la nova política de la UAB, es permetran eines d'IA generativa mentre que els estudiants hauran d'afegir el nom de l'eina i els prompts utilitzats. L'enfocament en l'avaluació s'estendrà a tot el procés de desenvolupament amb possibles entrevistes de seguiment.
Les sessions de laboratori permetran aplicar i experimentar els conceptes adquirits sobre plataformes FPGA, àmpliament utilitzades a la indústria. En el cas dels laboratoris, les eines d'IA no estan permeses a l'aula perquè normalment cometen errors greus per a usuaris sense experiència, especialment quan programen SystemVerilog. Especialment per als laboratoris, esperem que els estudiants de màster els hagin preparat abans de la sessió presencial. L'assistència serà obligatòria per a totes les sessions. Qualsevol falta d' assistència haurà de ser comunicada amb antelació al professor responsable, adjuntant els motius raonables justificats corresponents.
Nota: Dins de l' horari establert pel centre o màster, es reservaran 15 minuts d' una classe perquè els estudiants avaluïn els seus professors i els seus cursos o mòduls a través de qüestionaris.
Avaluació
Activitats d'avaluació continuada
| Títol | Pes | Hores | ECTS | Resultats d'aprenentatge |
|---|---|---|---|---|
| Avaluació parcial (Part 1):examen | 25% | 2 | 0,08 | CA12, CA13, CA14, KA14, SA22 |
| Avaluació parcial (Part 2):examen | 25% | 2 | 0,08 | CA12, CA13, KA13, KA14, SA20, SA21, SA22 |
| Exercicis individuals | 15% | 0 | 0 | CA13, CA14, KA13, KA14, KA15, SA20, SA22 |
| Seguiment i entregues del treball de laboratori | 35% | 0 | 0 | CA12, CA13, CA14, CA15, SA20, SA21, SA22 |
Aquesta assignatura no preveu el sistema d’avaluació única (només un examen).
L' avaluació de l' alumnat utilitza l'avaluació contínua composta per les valoracions següents:
• Dos exàmens parcials per a cada part de l'assignatura, que donen un 25% de la nota final.
• Treball individual en exercicis temàtics (entregats al campus virtual), que suposa el 15% de la nota final
• Treball en equip al laboratori, programat en 5 sessions, per als quals han de lliurar els informes corresponents. Cal una avaluació superior a 5 per aprovar el curs. Aquesta activitat aporta un 35% a la nota final de l'assignatura.Especialment durant els laboratoris, el professor avaluarà l'habilitat, el desenvolupament i la correcció de la preparació i els resultats de cada laboratori a l'aula.
L' examen final permet als estudiants avaluar l'assoliment de les competències en un sol examen o recuperar les avaluacions parcials que van tenir una nota inferior a 4. Aquesta és també la nota mínima requerida per a aprovar qualsevol de les 2 parts l'assignatura i la nota mitjana d'ambdós exàmens no ha de ser inferior a 5.
Cal una qualificació final ponderada no inferior a 5 per aprovar l' assignatura.
Per obtenir MH caldrà que els alumnes tinguin una qualificació global superior a 8,5 amb les limitacions de la UAB (1MH/10alumnes). Com a criteri de referència, s'assignaran per ordre descendent.
No es tolerarà el plagi ni en els exàmens ni en les activitats individuals entregades al Campus Virtual. Tots els estudiants implicats en una activitat de plagi seran suspesos automàticament. S'assignarà una nota final no superior al 30%.
Es pot utilitzar SW de codi obert o llibreries disponibles, però s'han de referenciar en els informes corresponents.
L’estudiant rebrà una nota de “No Avaluable” en cas que:
- l'estudiant no hagi pogut ser avaluat en les activitats de laboratori per no haver-hi assistit o no haver entregat els corresponents informes sense causa justificada.
- l'estudiant no hagi realitzat un mínim del 50% de les activitats proposades en sessions tutoritzades.
- l'estudiant no hagi aprovat l'avaluació continuada ni realitzat l'examen final
Els estudiants repetidors podran "guardar" la seva qualificació en les activitats de laboratori però no en la resta d'activitats.
Bibliografia
Processament Digital de la Parla
• Peter Vary, Rainer Martin, Digital Speech Transmission: Enhancement, Coding and Error Concealment, John Wiley & Sons Inc, 2006. (New issue to appear during 2024).
• L.R. Rabiner and W. Schafer. 2007. Introduction to digital speech processing. http://cronos.rutgers.edu/~lrr/dsp%20design%20course/final_speech_paper_1_2008.pdf
• Xuedong Huang, Alex Acero, Hsiao-Wuen Hon, Spoken Language Processing: A Guide to Theory, Algorithm, and System Development, ISBN: 0130226165, Prentice Hall, 2001.
Disseny SoC & HDL
• Chakravarthi, V.S. A practical approach to VLSI system on chip (SoC) design: a comprehensive guide [on line]. Cham: SpringerCham,2020. Available at: https://link-springer-com.recursos.biblioteca.upc.edu/book/10.1007/978-3-030-23049-4. ISBN 9783030230494.
• P. Bricaud, M. Keating : “Reuse Methodology Manual for System-On-A-Chip Designs”
• Spear, C.; Tumbush, G. SystemVerilog for verification: a guide to learning the testbench language features [on line]. 3rd ed. New York,NY: Springer, 2012. Available at: https://link-springer-com.recursos.biblioteca.upc.edu/book/10.1007/978-1-4614-0715-7. ISBN 9781461407157.
• Vaibbhav Taraate, Digital logic design using Verilog : coding and RTL synthesis, Springer, ISBN 978-981-16-3198-6, 2022. Available at on-line through your UAB account https://bibcercador.uab.cat/
• Mehta, A.B. ASIC/SoC functional design verification [on line]. Springer, 2017 [Consultation: 11/06/2024]. Available on: https://link-springer-com.recursos.biblioteca.upc.edu/book/10.1007/978-3-319-59418-7. ISBN 9783319594187.
• Wile, B.; Goss, J.C.; Roesner, W. Comprehensive functional verification: the complete industry cycle [on line]. Elsevier/MorganKaufmann, 2005.Available at: https://ebookcentral-proquest-com.recursos.biblioteca.upc.edu/lib/upcatalunya-ebooks/detail.action?pqorigsite=primo&docID=234976. ISBN 9780080476643.
Sistemes Integrats i Encastats
• Edward A. Lee and Sanjit A. Seshia, Introduction to Embedded Systems, A Cyber-Physical Systems Approach, Second Edition, MIT Press, ISBN 978-0-262-53381-2, 2017.Available at https://ptolemy.berkeley.edu/books/leeseshia/releases/LeeSeshia_DigitalV1_08.pdf
• I. Grout “Digital Systems Design with FPGAs and CPLDs”
• H.J.M. Veendrick “Nanometer CMOS: from ASICS to BASICS”, 2ª edition, Springer. 2017. Available at on-line through your UAB account https://bibcercador.uab.cat/
Programari
Els estudiants utilitzaran dues eines principals de processament de senyals d'alt nivell:
- Eines d’aplicació específica per a la gravació (smartphone o PC amb micròfon), a més d'Audacity SW per editar els sons (http://audacity.sourceforge.net/) i PRAAT (http://www.fon.hum.uva.nl/praat/) com a eina de processament de veu que inclou una gran varietat de funcions integrades
- Matlab/Simulink com a plataforma de propòsit general per a la construcció de models, transformació i generació de les descripcions de maquinari dels sistemes a implementar.
Les eines de disseny electrònic (EDA) associades als taulers FPGA d'Altera utilitzats en laboratoris que permeten:
- Especificació de sistemes digitals en llenguatges HDL
- Construcció d'arquitectures SoC per a processadors RISC (ARM, NIOS)
- Síntesi lògica i física de HDL
- Descàrrega de codi HW i SW del PC a la FPGA
- Execució de l'algorisme a la FPGA
Com a plataforma SoC-FPGA s'utilitzarà la DE1_SoC d'Altera.
Els estudiants tindran accés gratuït, sota demanda, a cursos d'eina industrial EDA (CADENCE) útils per al seu currículum i formació, principalment per als temes 4 i 5.
https://www.cadence.com/content/dam/cadence-www/global/en_US/documents/training/learning-maps.pdf
Grups i idiomes de l'assignatura
La informació proporcionada és provisional fins al 30 de novembre. A partir d'aquesta data, podreu consultar l'idioma de cada grup a través d'aquest enllaç. Per accedir a la informació, caldrà introduir el CODI de l'assignatura
| Tipus de docència | Grup | Idioma | Semestre | Torn |
|---|---|---|---|---|
| (TEmRD) Teoria (màster RD) | 1 | Anglès | segon quadrimestre | tarda |
| (PLABmRD) Pràctiques de laboratori (màster RD) | 1 | Anglès | segon quadrimestre | tarda |